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七　用好去耦電容　　集成電路電源和地之間的去耦電容有兩個作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容值是0.1μF。這個電容的分布電感的典型值是5μH。0.1μF的去耦電容有5μH的分布電感，它的并行共振頻率大約在7MHz左右，也就是說，對于10MHz以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用?！　　　?μF、10μF的電容，并行共振頻率在20MHz以上，去除高頻噪聲的效果要好一些。每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10μF左右。最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的結(jié)構(gòu)在高頻時表現(xiàn)為電感。要使用鉭電容或聚碳酸酯電容。去耦電容的選用并不嚴格，可按C=1/F，即10MHz取0.1μF，100MHz取0.01μF。在焊接時去耦電容的引腳要盡量短，長的引腳會使去耦電容本身發(fā)生自共振。例如1000pF的瓷片電容引腳長度為6.3mm時自共振的頻率約35MHz，引腳長12.6mm時為32MHz。八　降低噪聲和電磁干擾的經(jīng)驗　　　　印刷電路板的抗干擾設(shè)計原則　　1.　可用串個電阻的辦法，降低控制電路上下沿跳變速率?！　?.　盡量讓時鐘信號電路周圍的電勢趨近于0，用地線將時鐘區(qū)圈起來，時鐘線要盡量短?！　?.　I/O驅(qū)動電路盡量靠近印制板邊?！　?.　閑置不用的門電路輸出端不要懸空，閑置不用的運放正輸入端要接地，負輸入端接輸出端?！　?.　盡量用45°折線而不用90°折線， 布線以減小高頻信號對外的發(fā)射與耦合。　　6.　時鐘線垂直于I/O線比平行于I/O線干擾小?！　?.　元件的引腳要盡量短?！　?.　石英晶振下面和對噪聲特別敏感的元件下面不要走線。　　9.　弱信號電路、低頻電路周圍地線不要形成電流環(huán)路?！　?0. 需要時，線路中加鐵氧體高頻扼流圈，分離信號、噪聲、電源、地。　　印制板上的一個過孔大約引起0.6pF的電容；一個集成電路本身的封裝材料引起2pF~10pF的分布電容；一個線路板上的接插件，有520μH的分布電感；一個雙列直插的24引腳集成電路插座，引入4μH~18μH的分布電感。軟件方面：　　　　1、將不用的代碼空間全清成“0”，因為這等效于NOP，可在程序跑飛時歸位；　　　　2、在跳轉(zhuǎn)指令前加幾個NOP，目的同1；　　　　3、在無硬件WatchDog時可采用軟件模擬WatchDog，以監(jiān)測程序的運行；　　　　4、涉及處理外部器件參數(shù)調(diào)整或設(shè)置時，為防止外部器件因受干擾而出錯可定時將參數(shù)重新發(fā)送一遍，這樣可使外部器件盡快恢復(fù)正確；　　　　5、通訊中的抗干擾，可加數(shù)據(jù)校驗位，可采取3取2或5取3策略；　　　　6、在有通訊線時，如I^2C、三線制等，實際中我們發(fā)現(xiàn)將Data線、CLK線、INH線常態(tài)置為高，其抗干擾效果要好過置為低?！　∮布矫妫骸　　　?、地線、電源線的部線很重要；　　　　2、線路的去偶；　　　　3、數(shù)、模地的分開；　　　　4、每個數(shù)字元件在地與電源之間都要104電容；　　　　5、在有繼電器的應(yīng)用場合，尤其是大電流時，防繼電器觸點火花對電路的干擾，可在繼電器線圈間并一104和二極管，在觸點和常開端間接472電容；　　　　6、為防I/O口的串?dāng)_，可將I/O口隔離，方法有二極管隔離、門電路隔離、光偶隔離、電磁隔離等；　　　　7、當(dāng)然多層板的抗干擾肯定好過單面板，但成本卻高了幾倍；　　　　8、選擇一個抗干擾能力強的器件比之任何方法都有效。器件天生的不足是很難用外部方法去彌補的，但往往抗干擾能力強的就貴些，抗干擾能力差的就便宜?！　　∮≈齐娐钒?PC8)是電子產(chǎn)品中電路元件和器件的支撐件．它提供電路元件和器件之間的電氣連接。隨著電于技術(shù)的飛速發(fā)展，PGB的密度越來越高。PCB設(shè)計的好壞對抗干擾能力影響很大．因此，在進行PCB設(shè)計時．必須遵守PCB設(shè)計的一般原則，并應(yīng)符合抗干擾設(shè)計的要求。